Cấu hình chip nhớ Hybrid Memory Cube 1.0 được công bố: DRAM chồng, băng thông tối đa 320GB/s

[Văn Sử Địa]

CẤU HÌNH CHIP NHỚ HYBRID MEMORY CUBE 1.0 ĐƯỢC CÔNG BỐ: DRAM CHỒNG, BĂNG THÔNG TỐI ĐA 320GB/S




​

Hiệp hội Hybrid Memory Cube (HMC, tạm dịch là Bộ nhớ khối lai) mới đây đã cho đăng tải cấu hình của kiến trúc chip HMC 1.0 sau mười bảy tháng phát triển. Bảng cấu hình này sẽ giúp các công ty sản xuất ra chip HMC có nhiều lớp DRAM chồng lên nhau với dung lượng 2GB, 4GB hoặc 8GB. Với tám đường truyền dữ liệu, băng thông tối đa mà chip HMC 1.0 có thể đạt được là 320GB/s (hai chiều, mỗi chiều 160GB/s), cao hơn mức 128GB/s trên bản mẫu mà Micron từng công bố vào năm 2011. Băng thông này cũng vượt xa con số 11GB/s của công nghệ chip trênRAM DDR3 và 18-20GB/s của DDR4. HMC 1.0 sở hữu mức độ tiêu thụ điện trên mỗi bit nhớ chỉ bằng 1/10 so với DDR3 trong khi kích thước lại nhỏ hơn 90% nên phù hợp sử dụng trong các thiết bị di động như smartphone, tablet...

Ảnh minh họa: một chip nhớ HMC kết nối với một CPU đa nhân


​

Hiệp hội Hybrid Memory Cube cho biết sớm nhất phải đến nửa sau năm nay thì sản phẩm đầu tiên sử dụng RAM với chip nhớ HMC 1.0 mới có mặt trên thị trường. Hiện có hơn 100 công ty công nghệ trên khắp thế giới đang cùng góp sức phát triển và sản xuất HMC, trong đó có nhiều tên tuổi lớn như Altera, ARM, Cray, Fujitsu, HP, IBM, Marvell, Micron, National Instruments,Open-Silicon, Samsung, SK hynix, ST Microelectronics, Teradyne...

​

Hiệp hội này cũng tiết lộ thêm rằng họ đã bắt đầu nghiên cứu thế hệ HMC kế tiếp dự kiến sẽ trình làng vào quý đầu của năm 2014. Thế hệ mới này có thể nâng tốc độ truyền dữ liệu của mỗi chân tiếp xúc từ 10, 12,5 và 15Gb/s lên 28Gb/s ở khoảng cách ngắn, còn tốc độ truyền ở khoảng cách cực ngắn của mỗi chân thì nâng từ 10Gb/s lên 15Gb/s.

Tìm hiểu sơ lược về HMC

Hybrid Memory Cube (HMC) đại diện cho một sự thay đổi mang tính căn bản của việc sử dụng bộ nhớ trong một hệ thống điện tử. HMC nhắm đến việc kết hợp chặt chẽ "bộ nhớ thông minh" với các thành phần khác như CPU, GPU, ASIC (mạch tích hợp cho từng ứng dụng riêng biệt), từ đó nâng cao đáng kể sức mạnh và hiệu quả tiêu thụ năng lượng của hệ thống.

Thành phần cốt lõi của HMC là một lớp logic nhỏ với tốc độ cao nằm bên dưới nhiều lớp DRAM chồng lên nhau theo phương dọc. Các lớp này kết nối với nhau thông qua những đường nội liên kết silicon (TSV). Lớp logic sẽ có nhiệm vụ kiểm soát và điều khiển tất cả DRAM trong chip HMC.

Cấu tạo của một chip HMC: từ trên xuống dưới là Lớp DRAM, lớp Logic và lớp nền để đóng gói​

Lợi ích của hệ thống sử dụng chip nhớ HMC:

Giảm độ trễ: vì HMC có khả năng kiểm soát tốt DRAM nên việc các gói dữ liệu "sắp hàng" đợi đến phiên xử lí sẽ được giảm đi, không gian lưu trữ thì tăng lên. Nhờ đó, CPU có thể nhanh chóng tiếp nhận dữ liệu và thực thi nhiệm vụ của mình. Đối với các hệ thống mạng, đây là điều rất hữu ích.
Tăng băng thông: một con chip HMC đơn lẻ có hiệu năng cao hơn 15 lần so với một module DDR3. Các đường nội liên kết giúp tốc độ truyền tải tăng lên cao hơn nhiều so với loại giao tiếp song song dùng trong các module DRAM hiện tại.
Giảm điện năng tiêu thụ: Lượng điện mà HMC tiêu thụ cho mỗi bit nhớ thấp hơn 70% so với DDR3.
Nhỏ gọn hơn: Kiến trúc chồng chất DRAM của HMC giúp tiết kiệm 90% không gian so với các giải pháp DIMM hiện tại.
Tương thích với nhiều nền tảng: lớp logic linh hoạt cho phép các nhà sản xuất chỉnh sửa HMC để nó thích hợp với nhiều nền tảng và ứng dụng khác nhau.

Hiệp hội HMC định nghĩa hai giao kiểu diện vật lý để chip HMC giao tiếp với bộ xử lí của hệ thống:cực ngắn (ultra-short reach, còn gọi là "bộ nhớ gần") và ngắn(short reach, "bộ nhớ xa"). Các nhà sản xuất có thể dùng HMC làm "bộ nhớ gần", tức gắn chip nhớ lân cận với vi xử lí để đạt hiệu năng cao. Nếu không, họ có thể dùng HMC làm "bộ nhớ xa", tức đóng gói chip HMC vào một module (giống như thanh RAM) để đạt hiệu quả tối ưu về năng lượng. Khi đó, DRAM sẽ cách CPU từ 20 cm đến 25 cm, tương tự như thiết kế mà bạn hay thấy trên bo mạch chủ của máy tính.

Tinhte - Theo Hiệp hội HMC, Engadget, ComputerWorld, Micron​

​